表现形式贴片
设计工具IDE
设计类型精简
用途电子
品牌普冉
普冉单片机总代理产品特性
内核
— 32 位 ARM® Cortex® - M0+
— 较高 32MHz 工作频率
存储器
— 较大 64Kbytes flash 存储器
— 较大 8Kbytes SRAM
时钟系统
— 内部 4/8/16/22.12/24MHz RC 振荡器(HSI)
— 内部 32.768KHz RC 振荡器(LSI)
— 4~32MHz 晶体振荡器(HSE)
电源管理和复位
— 工作电压：1.7V~5.5V
— 低功耗模式: Sleep 和 Stop
— 上电/掉电复位 (POR/PDR)
— 掉电检测复位 (BOR)
— 可编程的电压检测 (PVD)
通用输入输出(I/O)
— 多达 18 个 I/O，均可作为外部中断
— 驱动电流 8mA
3 通道 DMA 控制器
1 x 12-bit ADC
— 支持 较多 10 个外部输入通道
— 输入电压转换范围: 0~VCC
定时器
— 1 个 16bit 高级控制定时器（TIM1）
— 4 个通用的 16 位定时器
（TIM3/TIM14/TIM16/TIM17）
— 1 个低功耗定时器(LPTIM)，支持从 stop 模式
唤醒
— 1 个独立定时器 (IWDT)
— 1 个窗口定时器 (WWDT)
— 1 个 SysTick timer
— 1 个 IRTIM
RTC
通讯接口
— 1 个串行外设接口(SPI)
— 2 个通用同步/异步收发器(USART)，支持自
动波特率检测
— 1 个 I2C 接口，支持标准模式 (100kHz)、 快
速模式 (400kHz)，支持 7 位寻址模式
硬件 CRC-32 模块
2 个比较器
一 UID
串行单线调试 (SWD)
工作温度：-40~85℃
封装 TSSOP20,QFN20,SOP20
上下电复位（POR/PDR）
欠压复位（BOR）
2.6.2. 系统复位
当产生以下事件时，产生系统复位：
NRST pin 的复位
独立复位(IWDG)
SYSRESETREQ 软件复位
option byte load 复位（OBL）
电源复位（POR/PDR、BOR）
2.7. 通用输入输出 GPIO
每个 GPIO 都可以由软件配置为输出（push-pull 或者 open drain），输入（
floating，pull-up/down，ana
log），外设复用功能，锁定机制会冻结 I/O 口配置功能。
2.8. 中断
PY32F002A 通过 Cortex-M0+处理器内嵌的矢量中断控制器(NVIC)和一个扩展中断/事件控制器(EXTI)来处
理异常。
2.8.1. 中断控制器 NVIC
NVIC 是 Cortex-M0+处理器内部紧耦合 IP。NVIC 可以处理来自处理器外部的 NMI（不可屏蔽中断）和可
屏蔽外部中断，以及 Cortex-M0+内部异常。NVIC 提供了灵活的**级管理。
处理器核心与 NVIC 的紧密耦合大大减少了中断事件和相应中断服务例程(ISR)启动之间的延迟。ISR 向量
列在一个向量表中，存储在 NVIC 的一个基地地址。要执行的 ISR 的向量地址是由向量表基址和用作偏移量的
ISR 序号组成的。
如果高**级的中断事件发生，而低**级的中断事件刚好在等待响应，稍后到达的高**级的中断事件
将首先被响应。另一种优化称为尾链（tail-chaining）。当从一个高**级的 ISR 返回时，然后启动一个挂起的
低**级的 ISR，将跳过不必要的处理器上下文的压栈和弹栈。这减少了延迟，提高了电源效率。
NVIC 特性：
低延时中断处理
4 级中断**级
支持 1 个 NMI 中断
支持 32 个可屏蔽外部中断
支持 10 个 Cortex-M0+异常
高**级中断可打断低**级中断响应
支持尾链(tail-chaining)优化
硬件中断向量检索
2.8.2. 扩展中断 EXTI
EXTI 增加了处理物理线事件的灵活性，并在处理器从 stop 模式唤醒时产生唤醒事件。PY32F002A Datasheet Rev0.4
11/43
EXTI 控制器有多个通道，包括较多 16 个 GPIO 和 2 个 COMP 输出，其中 GPIO，COMP 可以配置上升
沿、下降沿或双沿触发。任何 GPIO 信号通过选择信号配置为 EXTI0~15 通道。
每个 EXTI line 都可以通过寄存器独立屏蔽。
EXTI 控制器可以捕获比内部时钟的脉冲。
EXTI 控制器中的寄存器锁存每个事件，即使是在 stop 模式下，处理器从停止模式唤醒后也能识别唤醒的
来源，或者识别引起中断的 GPIO 和事件。
2.9. 模数转换器 ADC
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